東北マイクロテック株式会社

市場課題｜1枚のチップでは配線が長くなり、チップを重ねる際は貫通配線が面積を奪う

配線が長くなり遅延と電力が増加

LSI（大規模集積回路）は、演算回路やメモリなどの回路ブロックを1枚のチップに集めるほど、ブロック間の配線が長くなります。配線が数mmに及ぶと、データの伝わりが遅れるだけでなく、電力も消費します。この遅れと消費電力が、性能向上の妨げになりかねません。

貫通配線が太く素子を置けない

チップを貫くTSV（シリコン貫通電極）は、現行で直径が10〜50μmあり、周囲を含めてトランジスタ（電気の流れを切り替える素子）を置けない領域（デッドエリア）になります。チップを重ねる3D-ICは、このTSVで層間をつなぐため、接続数を増やすほどチップの面積効率（面積のうち回路に使える割合）が下がります。多数の配線で層間をつなぐ設計は容易ではありません。

他にも、放熱の難しさ、銅の拡散によるトランジスタ特性の劣化、チップを重ねるときの位置合わせ精度、といった課題があるといわれています。

FrontJournalの解説

• TSVシリコン基板を厚さ方向に貫いて作る配線で、積み重ねたチップどうしを電気的につなぐ構造である。Through Silicon Viaの略で、シリコン貫通電極と呼ばれる。

東北マイクロテックの強み｜「3D-IC」を研究

微細バンプで層間を直結

1枚のチップに回路を並べる従来の構成では、回路ブロックの間を長い配線で結ぶため、データの遅れと電力の損失を避けにくくなります。

同社は、回路ブロックを別々のチップに分けて重ね、チップの間を「マイクロバンプ」（チップ間をつなぐ微小な金属の突起）で直結します。上下のチップを5μmピッチ（バンプの中心から隣の中心までの間隔）のバンプで接合した試作では、バンプの大きさは一辺2μm、抵抗は0.2Ω未満でした。マイナス65℃から150℃までの温度変化を500回繰り返す試験でも、劣化は見られませんでした。この構成では、配線の長さがチップの厚さ程度まで縮むため、データ転送が高速になり、消費電力も抑えられるようになります。

微細TSVで面積の損失を抑制

直径が10〜50μmのTSVは、周囲に素子を置けないため、本数を増やすほどチップの面積効率が下がります。

同社は、TSVの直径を2μm以下、バンプのピッチを5μm以下に微細化するプロセスを確立しています。TSVの内側の絶縁膜は、比較的低い温度で、シリコンの表面に沿って均一に形成されます。TSVを細くすれば、信号が伝わるときの遅れ（RC伝搬遅延）とエネルギーの損失が下がる点も利点です。細いTSVなら、面積効率を保ったまま、層間を数万本の配線でつなぐ設計が可能です。このため、チップの構成を設計する自由度が高まります。

FrontJournalの解説

• デッドエリア貫通配線とその周囲に生じる、トランジスタなどの素子を置けない領域である。TSVが太いほど広がり、チップの面積効率を下げる。

3D-ICの未来｜積層AIチップと異種集積、自己整列へ広がる

積層AIチップを試作

同社は2022年2月に、4層のチップを重ねた積層型AIチップの開発成功を発表しました。ニューロ演算（脳の神経細胞を模した演算）を行うチップ2層と、演算に使う重みデータを蓄えるメモリチップ2層の構成です。メモリチップをニューロ演算のチップの直上に置くため、重みデータの読み書きに要する電力と遅れを抑えられます。同社は、末端機器に組み込むエッジAIチップとして、実用化を目指しています。

異種チップの積層試作

ICチップや最大12インチのICウェハを対象とした3D集積化は、同社が受託しています。ウェハ1枚、チップ1個からの試作も可能で、研究初期でも3D-ICを試せます。現在の相談対象は、Siインターポーザ（チップを載せる配線用のシリコン基板）、異種デバイス（機能や材料の異なるチップ）の積層、チップレット（機能別に分けた小さなチップ）の試作です。MEMS（微小な機械部品を作る技術）や化合物半導体のチップも積層でき、1つの装置にまとめられる機能の幅が広がります。

自己整列の高速化を目指す

水の表面張力でチップを所定の位置へ寄せるセルフアセンブリ（自己整列）による複数チップの接合は、同社が試作サービスとして提供し、東北大学とともに検証を続けています。配線が1μmや0.5μmまで細くなると、位置合わせに0.2〜0.3μmの精度が必要になるためです。この位置合わせを高速かつ高精度に行う方法として、仮接合したチップをウェハ全面で一括して本接合する技術を、同社が開発中です。実現すれば、3D-ICの量産に必要な位置合わせが高速・高精度になり、積層型の半導体を製造しやすくなります。

会社概要｜東北大学の研究を基に2010年に設立した東北マイクロテック

3D-ICの事業化を目指し設立

東北マイクロテックは、3D-ICの技術を事業化するため、2010年4月に設立された東北大学発の企業です。東北大学名誉教授の小柳光正氏が最高技術責任者（CTO）を務め、代表取締役の元吉真氏は日立製作所、川崎製鉄、ソニーで半導体の開発に携わったのち、2010年に小柳氏とともに設立しました。本社は中小企業基盤整備機構と東北大学の連携施設「T-Biz」にあり、名取市にも事業所を構えます。

採択・連携

経済産業省の戦略的基盤技術高度化支援事業に、2010年度の脳プローブ（脳の神経信号を測る針状の装置）、2011年度の三次元LSI、2015年度のマイクロバンプ、2017年度のマイクロLEDディスプレイの研究開発が採択されています。同社はNEDO（新エネルギー・産業技術総合開発機構）のイノベーション実用化ベンチャー支援事業（2013年度）と、AIチップ開発加速のためのイノベーション推進事業（2018年度）の支援も受けています。積層型AIチップの担当は、ニューロチップの設計が長崎総合科学大学、試作が東北大学です。

海外展示会への出展

同社は2026年に、5月にマレーシアの半導体展示会「SEMICON Southeast Asia」、6月にフランス・グルノーブルの「CEA-Leti Innovation Days」（研究機関CEA-Letiの国際会議・展示会）へ出展しました。9月には、台湾・台北の「SEMICON Taiwan 2026」に、宮城県と仙台市の共同ブースで出展しています。米国のサンノゼにも、同社のオフィスがあります。

編集後記｜FrontJournal編集部より

回路を微細化するだけでなく、チップを重ねて配線を短くする。東北マイクロテックの3D-ICは、半導体の性能を上げる道筋を、平面から高さ方向へ広げる技術です。回路の微細化が進むなかで、配線の長さに着目した発想に、期待を感じました。

同社は、試作を1枚のウェハやチップ1個から受け付けています。大がかりな設備を持たない企業や研究室でも、3D-ICを試せる窓口が開かれている点は、研究開発の裾野を広げる動きです。AIチップなど新しい半導体を検証する機会も増えます。

AI半導体をめぐる動きは、Cerebras Systemsの解説でも紹介しています。東北大学ゆかりの企業は、東北大学発スタートアップ10選でも読めます。

FrontJournal編集部

出典：経済産業省 大学発ベンチャーデータベース2026

出典：「Gビズインフォ」（経済産業省）（2026年9月28日に利用）を加工して作成

本記事は、FrontJournalが公開情報をもとに独自に分析した第三者コンテンツであり、対象企業・研究機関の公式見解ではありません。